VI/VPSS 视频输入与预处理子系统前文梳理了 Sensor 曝光、MIPI CSI-2 传输、ISP RAW→YUV 处理链路。本文聚焦 RAW 数据进入 SoC 后的第一站——VI（Video Input）与 VPSS（Video Processing SubSystem），解释这两级硬件如何完成视频帧的捕获、拆分、缩放与格式转换。一、VI 与 VPSS 的职责划分在主流 IPC SoC（海思 Hi35xx/GK72xx、瑞芯微 RV11xx、星宸 SSC3xx）中，视频输入到编码之间的处理被划分为两个硬件阶段：阶段模块输入输出关键操作1VIRAW/Bayer/YCbCr（来自 MIPI Rx）YUV 帧（存入 VB）时序同步、数据拆分、裁剪2VPSSYUV 帧（从 VB 读取）缩放宽高、格式转换后的帧缩放、帧率控制、OSD 叠加、鱼眼校正VI 是时序敏感模块——它直接与 MIPI Rx 或并行接口的像素时钟同步工作，一帧数据流丢失无法重传。VPSS 是帧级处理模块——它操作的是已经完整的帧缓存，可以执行更复杂的像素级变换。部分 SoC 将这两个模块合并称为 VICAP（Video Capture）或 VIPP，但功能划分一致。二、VI 模块硬件结构2.1 典型 VI 硬件流水线多源/多类型数据在物理层即分离”的高端复杂场景典型 IPC（单 VC + VPSS）关键数据流路径：VI 侧 DMA 是带宽敏感模块。以 4MP@30fps @ 12bit RAW 为例：像素时钟约 74.25MHz，每像素 12bit，MIPI 4-lane 下每个 lane 数据速率约 445.5Mbps。VI 必须在 33ms（一帧周期）内将全部像素搬入 DDR，否则丢帧。
