3D LUT Color Conversion之查找表索引解析

目录1 硬件基础规格定义1.1 维度标准化定义1.2 多维网格转一维索引通用数学公式2 公式分项物理含义拆解2.1 第一项 RR 轴最小粒度偏移2.2 第二项 9GG 轴单行跨度权重2.3 第三项 81BB 轴整层 RG 平面跨度权重3 四面体顶点偏移代数完整验证3.1 验证 P1​−P0​13.2 验证 P2​−P0​103.3 验证 P3​−P0​91关键工程结论4 软件数组内存排布区分4.1 与硬件寻址完全对齐的数组定义4.2 与硬件寻址完全相反的数组定义4.3 硬件将 R 设为最快维度的双重设计目的5 全域边界校验规则5.1 原点边界 (R0,G0,B0)5.2 最大网格极值 (R8,G8,B8)5.3 分层边界通用校验6 核心设计总结六个四面体示意图1 硬件基础规格定义ISP 内置稀疏 3D LUT三维网格规格9×9×91.1 维度标准化定义维度标识通道坐标符号坐标取值范围单轴尺寸 S该轴总采样点数层级属性D0​R 红通道网格坐标R0,1,2,…,8S0​9最内层地址变化最快D1​G 绿通道网格坐标G0,1,2,…,8S1​9中间层D2​B 蓝通道网格坐标B0,1,2,…,8S2​9最外层地址变化最慢总网格顶点数量TotalS0​×S1​×S2​9×9×9729一维线性索引 P 取值范围0≤P≤728索引从 0 连续递增。1.2 多维网格转一维索引通用数学公式对三维网格坐标 (D0​,D1​,D2​)各轴尺寸 S0​,S1​,S2​通用线性展平公式PD0​S0​⋅D1​(S0​⋅S1​)⋅D2​代入本硬件固定尺寸 S0​9, S1​9, S0​S1​81得到硬件专用寻址公式P(R,G,B)R9G81B2 公式分项物理含义拆解2.1 第一项 RR 轴最小粒度偏移固定 GG0、BB0仅改变 R 坐标时一维索引每次仅 1。示例演算结论同一 G、B 网格下R 坐标连续排列内存地址连续。2.2 第二项 9GG 轴单行跨度权重系数 9S0​代表单条 R 轴完整采样点数。 固定 B 不变G 坐标每 1索引跳过一整行 9 个 R 采样点地址固定 9。 以 B0 分层演示区间G0P∈[0, 8]G1P∈[9, 17]G2P∈[18, 26]2.3 第三项 81BB 轴整层 RG 平面跨度权重系数 81S0​×S1​代表单个固定 B 值对应的完整 R-G 二维平面总顶点数。通用分层区间公式对任意 B 网格坐标该层 RG 平面的一维索引区间P∈[81⋅B,81⋅(B1)−1]分层完整区间校验B0[0, 80]B1[81, 161]B2[162, 242]…B8[648, 728]B 每增加 1索引直接跳过完整 81 个 RG 网格是三维中地址跨度最大的维度。3 四面体顶点偏移代数完整验证硬件判定条件 Rdiff​≥Gdiff​≥Bdiff​ 时四面体 4 顶点网格坐标3.1 验证 P1​−P0​1匹配手册定义 P1​P0​1。3.2 验证 P2​−P0​10匹配手册定义 P2​P0​10。3.3 验证 P3​−P0​91匹配手册定义 P3​P0​91。关键工程结论偏移量 1、10、91 仅由坐标轴增量与维度权重决定与当前网格坐标 (Ri​,Gi​,Bi​) 无关硬件可固化常量 ROM无需实时浮点 / 乘加计算。4 软件数组内存排布区分4.1 与硬件寻址完全对齐的数组定义C 语言定义uint16_t lut[9][9][9]; lut[B][G][R]寻址换算公式addrR9G81B与硬件 P 公式完全一致Octave 仿真、固件 LUT 打包可直接复用无地址转换误差。4.2 与硬件寻址完全相反的数组定义C 语言定义uint16_t lut[9][9][9]; lut[R][G][B]寻址换算公式addrB9G81R维度权重顺序颠倒不可直接对接硬件仿真时必须做坐标重映射。4.3 硬件将 R 设为最快维度的双重设计目的数据流缓存优化同一 G、B 网格下 R 连续变化内存地址连续片上缓存命中率更高4-Bank 并行读取适配硬件按 Pmod4 将索引分配至 4 块独立存储 BankPmod40→Bank0Pmod41→Bank1Pmod42→Bank2Pmod43→Bank3 以 、、、 为例四个索引模 4 余数互不重复天然分属 4 个独立 Bank硬件可单周期并行读取 4 组顶点校正数据无内存访问冲突降低带宽与功耗。5 全域边界校验规则5.1 原点边界 (R0,G0,B0)P09×081×00一维索引起始位置正确。5.2 最大网格极值 (R8,G8,B8)P89×881×8728总顶点 729 个索引最大值 728边界闭合无溢出。5.3 分层边界通用校验任意 B 层首索引Pstart​81B 任意 B 层末索引Pend​81(B1)−1 每层严格覆盖 81 个 RG 网格无跨层溢出、无空间缺失。6 核心设计总结权重 9S0​R 轴尺寸控制 G 维度单步地址增量权重 81S0​⋅S1​单 RG 平面总点数控制 B 维度单步地址增量公式严格遵循多维网格线性展平通用规则内层维度权重为 1向外逐层乘以内层总采样数量四面体插值 4 顶点固定偏移量可纯代数推导是硬件 4-Bank 并行读取架构的数学基础寻址顺序与lut[B][G][R]软件数组内存排布完全对齐算法仿真、固件烧录、硬件流水线三者寻址统一无地址映射误差该索引规则配合立方体六分四面体插值、4-Bank 并行存储构成整套嵌入式 ISP 低功耗、高帧率 3D LUT 色彩校正硬件链路。