深入解析TI Tiva QSSI接口：从SPI基础到高速多线传输实战

1. QSSI接口从基础SPI到高速多线传输的演进如果你在嵌入式领域摸爬滚打了一段时间尤其是用过TI的Tiva系列微控制器那你对SPISerial Peripheral Interface肯定不陌生。这个简单、高效、全双工的四线制同步串行接口几乎是连接Flash、传感器、显示屏等外设的“万金油”。但当你需要更高的数据吞吐量比如驱动高分辨率显示屏或与高速ADC通信时传统的单数据线SPI就显得有些力不从心了。这时像TI Tiva微控制器中集成的Quad Synchronous Serial Interface就进入了我们的视野。QSSI顾名思义是SPI的增强版它在保留标准SPI或称Legacy SSI所有功能的基础上引入了Bi-SSI双线和Quad-SSI四线模式将数据吞吐量理论上提升了2到4倍。这不仅仅是简单的引脚复用其内部机制特别是FIFO先进先出缓冲区的管理、高级模式的切换逻辑以及帧格式的配置都变得更加精细和复杂。理解这些细节是稳定驱动高速外设、避免数据错乱和传输卡死的基石。今天我们就抛开手册式的罗列结合我实际调试中的踩坑经验深入解析QSSI的核心工作机制。2. 接收FIFO数据流的第一道闸门与同步时钟的玄机在任何通信接口中数据生产接收和消费CPU读取的速度很难时刻匹配。FIFO就是解决这个速度差的关键缓冲池。QSSI的接收FIFO是一个16位宽、8个位置深的存储器。这意味着它最多能缓存8个16位的数据单元。但这里有个关键点数据宽度DSS是可配置的4到16位而FIFO的物理宽度固定为16位。当你配置为8位数据模式时一个FIFO条目只使用其低8位[7:0]高8位在标准模式下无效。这种设计提供了灵活性但也要求我们在编程时对数据对齐保持清醒。2.1 FIFO满溢与流控机制手册里那句“如果接收FIFO已满新数据会被保持直到FIFO有空间”听起来是理所当然的流控。但在实际主从通信中这可能导致严重的时序问题。假设主设备Master在连续发送数据而从设备Slave的接收FIFO满了主设备并不会自动知道这一情况。在标准SPI模式下主设备会继续提供时钟试图移出数据但从设备由于FIFO满无法接收新数据可能导致数据覆盖或丢失。QSSI模块本身没有硬件流控信号因此避免FIFO溢出主要依靠两种策略中断驱动使能接收FIFO半满或特定阈值中断。当FIFO中数据量达到预设阈值时触发中断CPU及时读取数据。这是最常用的方式。DMA传输为接收通道配置µDMA微直接内存访问。DMA控制器可以在FIFO非空时自动将数据搬运到指定内存极大减轻CPU负担并降低因响应不及时导致溢出的风险。实操心得在高速连续传输场景下强烈建议启用DMA。我曾调试过一个每秒传输数兆字节的图像传感器最初采用中断方式CPU负载极高且偶尔会因中断服务程序ISR延迟导致FIFO溢出丢帧。切换到DMA后系统变得无比稳定CPU得以解放出来处理其他任务。2.2 主模式接收的“哑写”操作一个容易忽略的坑这是QSSI/SPI主模式接收数据时一个非常经典且容易出错的细节。手册明确指出“当在主模式下接收数据时必须先向SSIDR寄存器执行一次哑写dummy write然后才能进行读取以便SSIClk能够被从设备正确接收并允许数据发送到主设备的接收FIFO。”为什么需要这个操作因为SPI协议的本质是“交换数据”。主设备在SCLK上产生时钟沿这个时钟沿同时控制着主设备的发送移位寄存器和从设备的发送移位寄存器。如果主设备只想读数据而不想写它也必须向自己的发送数据寄存器即TX FIFO写入一些内容通常是0x00或0xFF以启动时钟生成过程。这个写入的数据会被移出给从设备从设备通常会忽略同时从设备的数据也会被移入主设备的接收移位寄存器最终进入接收FIFO。忘记“哑写”的后果如果你在配置为主模式后直接去读SSIDR接收数据寄存器你会读不到任何有效数据或者读到的是陈旧数据。因为时钟根本没有启动从设备的数据无法传输过来。这个问题在调试初期非常隐蔽表现就是“能发不能收”。正确的操作顺序// 假设QSSI已初始化为Master并使能 void QSSI_ReadData(uint8_t *pBuffer, uint32_t len) { for(uint32_t i 0; i len; i) { // 1. 关键步骤先执行哑写启动时钟 HWREG(QSSI0_BASE SSI_O_DR) 0xFF; // 写入任意值如0xFF // 2. 等待接收FIFO非空可通过查询或中断 while((HWREG(QSSI0_BASE SSI_O_SR) SSI_SR_RNE) 0); // 3. 读取数据 pBuffer[i] (uint8_t)(HWREG(QSSI0_BASE SSI_O_DR) 0xFF); } }3. 高级模式解析Bi-SSI与Quad-SSI的并行化艺术标准SPI只有一根数据输出线MOSI和一根数据输入线MISO一次时钟脉冲传输1位数据。Bi-SSI和Quad-SSI打破了这一限制通过并行使用多根数据线在同一个时钟周期内传输2位或4位数据从而在相同时钟频率下成倍提升带宽。3.1 模式特性与核心限制Bi-SSI使用SSInXDAT0和SSInXDAT1两根数据线。可以配置为同时发送或同时接收但不能同时进行。即它是半双工的。Quad-SSI使用SSInXDAT0、SSInXDAT1、SSInXDAT2、SSInXDAT3四根数据线。同样是半双工。Advanced SSI这是一个特殊的模式。当配置为发送TX时它禁用接收FIFO专注于发送。当配置为接收RX时它作为全双工接口运行使用DAT0发送DAT1接收。Advanced模式常被用作切换到Bi/Quad模式前的“过渡”或“控制”状态。最重要的限制在Bi-SSI和Quad-SSI模式下数据大小DSS必须且只能配置为8位即DSS 0x7。如果你在SSICR0寄存器中设置了其他值QSSI模块会回退到Legacy模式此时多线传输行为将无法保证。这是一个硬性规定在初始化时必须严格遵守。3.2 模式配置与数据打包高级模式的使能和控制主要通过SSICR1寄存器的两个位域实现MODE[1:0]选择操作模式。00: Legacy SSI (标准SPI)01: Bi-SSI10: Quad-SSI11: Advanced SSIDIR方向控制位仅在Bi/Quad/Advanced TX模式下有效。0: 发送模式 (TX)。在此模式下接收FIFO被禁用。1: 接收模式 (RX)。在此模式下模块准备接收数据。数据如何打包到TX FIFO在Bi/Quad模式下你写入TX FIFO的16位数据并非全部是有效载荷。其结构如下位[15:13]操作模式编码。这三位告诉硬件这个FIFO条目中的数据应该以何种模式发送。这是实现“单次传输中混合不同模式”的关键。001: Bi-SSI 模式010: Quad-SSI 模式011: Advanced SSI 模式位[12]帧结束标志EOM。置1表示此数据条目是当前帧的最后一个。发送完该条目后片选信号SSInFss会被拉高。位[11:8]保留。位[7:0]8位有效数据。这就是你要发送的实际数据字节。例如如果你想以Quad-SSI模式发送数据0x5A并作为帧的结束你需要写入TX FIFO的值是(0x2 13) | (1 12) | 0x5A0x485A。3.3 帧开始与结束的控制FSSHLDFRM与EOM在多模式、多帧传输中精确控制片选信号SSInFss的断言拉低和释放拉高至关重要。FSSHLDFRM位此位在SSICR1寄存器中它决定了SSInFss信号在一个帧内的行为。FSSHLDFRM 0在Advanced/Bi/Quad模式下SSInFss在每个字节传输后都会拉高一次。这适用于需要严格按字节进行握手的从设备。FSSHLDFRM 1SSInFss在整个帧传输期间保持低电平直到TX FIFO为空。这适用于连续传输多个字节的场景效率更高。EOM位如前所述嵌入在TX FIFO条目中的帧结束标志。当硬件发送到带有EOM1的条目时无论FSSHLDFRM如何设置都会在发送完成后拉高SSInFss。组合使用示例假设你要发送三个数据包0xAAAdvanced模式、0xBBBi-SSI模式、0xCCQuad-SSI模式且为帧结束。设置FSSHLDFRM 1让SSInFss在整个序列期间保持低。向TX FIFO顺序写入0x6000 | 0xAA0x60AA(Advanced模式EOM0)0x2000 | 0xBB0x20BB(Bi-SSI模式EOM0)0x4000 | 0x112 | 0xCC0x50CC(Quad-SSI模式EOM1)写入第一个数据后SSInFss拉低。发送完0x60AA和0x20BB后由于FSSHLDFRM1且EOM0SSInFss保持低。发送完0x50CC后由于EOM1SSInFss拉高帧结束。注意事项手册特别指出允许的模式切换序列是有限的。例如可以从Advanced模式切换到Bi-SSI再切回Advanced。但不建议在单次事务中直接在Bi-SSI和Quad-SSI之间切换。这种限制通常与内部状态机的设计有关强行切换可能导致不可预测的行为。最佳实践是在一次完整的帧传输以EOM结束后再改变模式。4. 帧格式详解TI同步串行与Freescale SPI的抉择QSSI支持两种基本的帧格式通过SSICR0寄存器的FRF位选择Texas Instruments Synchronous Serial Frame Format (TI SSF)Freescale SPI Frame Format这两种格式决定了时钟极性(SPO)、相位(SPH)以及片选信号SSInFss的行为是确保主从设备正确锁存数据的根本。4.1 TI同步串行格式这是一种相对简单的格式其特点是SSInFss作为一个短脉冲信号。时钟(SSInClk)空闲时为低电平。片选(SSInFss)在每帧数据传输开始时产生一个一个时钟周期的高电平脉冲。这个脉冲的上升沿标志着帧的开始。数据采样边沿发送方和接收方都在SSInClk的上升沿输出数据在下降沿采样输入数据。这是固定的不可配置。工作流程空闲时Clk低Fss低数据线高阻。TX FIFO有数据Fss产生一个时钟周期的高脉冲。在Fss脉冲后的第一个Clk上升沿主设备移出数据最高位MSB。在随后的每个Clk下降沿双方采样数据线上的数据。在最后一个数据位LSB被锁存后的第一个Clk上升沿接收到的数据被并行加载到接收FIFO。传输结束恢复空闲状态。适用场景TI自家的一些老式外设可能采用此格式。它的优点是时序简单帧开始信号明确。但在多从机系统中这个脉冲式的Fss不如持续低有效的片选方便。4.2 Freescale SPI格式这是业界最广泛使用的SPI格式SSInFss作为低有效的从设备片选信号在整个帧传输期间保持有效。其灵活性体现在SPO时钟极性和SPH时钟相位的可配置上形成了四种模式组合Mode 0, 1, 2, 3。SPO (Clock Polarity):0: 时钟空闲时为低电平。1: 时钟空闲时为高电平。SPH (Clock Phase):0: 数据在第一个时钟边沿采样。1: 数据在第二个时钟边沿采样。这里“第一个”和“第二个”边沿是相对于SSInFss有效变低后出现的第一个时钟边沿而言的。具体组合如下表所示模式SPOSPH时钟空闲极性数据采样边沿数据输出边沿000低电平上升沿 (第一个)下降沿101低电平下降沿 (第二个)上升沿210高电平下降沿 (第一个)上升沿311高电平上升沿 (第二个)下降沿一个关键限制当使用Advanced、Bi-SSI或Quad-SSI模式时只支持Freescale SPI格式且必须配置为SPO0, SPH0即Mode 0。这是硬件设计上的约束在配置时必须牢记。Mode 0 (SPO0, SPH0) 时序详解以单次传输为例空闲Clk低Fss高数据线高阻。帧开始Fss被拉低。此时从设备立即将其数据的第一位放到MISO线上。半个时钟周期后主设备将数据的第一位放到MOSI线上。再半个时钟周期后Clk产生第一个上升沿。在这个上升沿主从设备同时采样对方的数据即完成第一次数据交换。后续的每个时钟周期在下降沿数据更新在上升沿采样。帧结束最后一个位采样完成后经过一个时钟周期Fss被拉高。连续传输的差异在Mode 0和Mode 2下SPH0连续传输时Fss必须在每帧之间有一个短暂的高电平脉冲。这是因为在SPH0时从设备内部移位寄存器在片选有效期间被“冻结”需要Fss的上升沿来锁存数据并准备下一帧。而在Mode 1和Mode 3下SPH1Fss可以在连续传输期间一直保持低电平。调试经验SPI通信失败十有八九是模式不匹配。务必仔细查阅从设备如Flash芯片、传感器的数据手册确认其支持的SPI模式。用逻辑分析仪抓取Clk、Fss、MOSI、MISO的波形对照上述时序图逐一检查是定位问题最直接的方法。我曾遇到一个温湿度传感器手册写支持Mode 0和3但实际只有Mode 0工作稳定Mode 3下偶尔会读错最后发现是传感器内部对时钟建立时间要求苛刻Mode 3的时序在边界情况下不满足。5. 高速时钟模式与中断机制5.1 高速时钟模式HSCLKEN为了突破系统时钟分频的限制实现更高的SPI时钟速率QSSI提供了高速时钟模式。此模式仅适用于主设备接收场景。原理当设置HSCLKEN1后QSSI模块输出的主时钟SSInClk会通过一个内部环回路径作为HSPEEDCLK反馈回来用于采样接收数据。这个环回时钟路径更短延迟更小使得内部逻辑能更精确地调整时钟与外部数据之间的关系从而支持更高的主设备时钟频率。关键配置顺序确保SSI使能位SSE0或在对模块进行复位后。设置HSCLKEN1。最后再设置SSE1使能SSI模块。顺序错误可能导致功能异常。5.2 中断系统QSSI的中断系统设计得比较完善将事件分为了两类动态数据流中断和状态中断。所有中断在内部“或”运算后产生一个总的中断请求给NVIC。主要中断源TX FIFO服务中断当发送FIFO半空或更空时触发。提示CPU或DMA可以写入更多数据RX FIFO服务中断当接收FIFO半满或更满时触发。提示CPU或DMA需要读取数据。RX FIFO超时中断接收FIFO非空后如果超过32个SSI时钟周期没有新数据进入则触发。用于处理不完整帧的收尾。RX FIFO溢出中断接收FIFO已满时又收到新数据触发此中断。这是一个错误中断。传输结束中断仅主模式有效。表示TX FIFO已空且移位寄存器的最后一位已发出。可用于安全地关闭模块时钟或进入低功耗模式。DMA传输完成中断TX或RX的DMA传输完成时触发。中断使用策略查询中断混合对于简单的轮询发送可以禁用TX中断对于不确定何时会来的数据接收使能RX FIFO服务中断或超时中断。DMA配合在大量数据传输时使能TX/RX DMA和DMA完成中断。DMA负责搬运数据完成中断通知CPU进行后续处理如打包、解析。超时中断的妙用在接收可变长度数据帧时非常有用。当一帧数据接收完毕总线空闲超过32个时钟周期超时中断触发此时可以认为一帧数据已完整在RX FIFO中可进行读取。清除中断需要读取SSIRIS原始中断状态或SSIMIS屏蔽后中断状态寄存器来确定中断源然后通过向SSIICR中断清除寄存器的相应位写1来清除。特别注意DMA发送完成中断DMATXRIS的清除流程特殊需要先清除TXDMAE位再写DMATXIC位。6. DMA操作配置与性能考量直接内存访问是提升QSSI吞吐量、降低CPU开销的利器。QSSI为发送和接收提供了独立的DMA通道。6.1 DMA请求触发条件发送通道单次请求当发送FIFO中至少有1个空位时触发。突发请求当发送FIFO中有4个或更多空位时触发。接收通道单次请求当接收FIFO中有任意数据时触发。突发请求当接收FIFO中有4个或更多数据时触发。µDMA控制器可以根据通道配置决定使用单次还是突发传输模式。突发模式能减少总线仲裁次数提高效率。6.2 配置步骤与注意事项配置µDMA控制器设置源/目标地址、传输数据量、传输模式如Ping-Pong模式等。这部分需参考µDMA章节。使能QSSI的DMA在SSIDMACTL寄存器中设置RXDMAE位使能接收DMA和/或设置TXDMAE位使能发送DMA。可选使能DMA完成中断在SSIIM寄存器中设置DMARXIM或DMATXIM位。一个关键警告手册提到在Bi-SSI或Quad-SSI主模式下且SSICLK频率高于系统时钟的1/6时使用µDMA会在每个字节传输间插入等待状态。这是因为µDMA访问SRAM的仲裁周期与SSI的高输出吞吐量产生了冲突。这会导致实际传输速率低于理论值。如果你的应用对带宽有极致要求需要评估此影响或者考虑使用更高的系统时钟或者优化DMA访问的内存位置如使用TCM内存如果支持。7. QSSI模块初始化与配置实战理论说了这么多最后我们来一步步看如何配置一个QSSI模块。这里以Tiva TM4C1299NCZAD为例假设系统时钟20MHz目标配置为主模式、Freescale SPI Mode 0 (SPO0, SPH0)、1Mbps比特率、8位数据。7.1 基础初始化流程使能外设时钟这是所有外设操作的第一步。// 使能SSI0模块时钟 HWREG(SYSCTL_RCGCSSI) | SYSCTL_RCGCSSI_R0; // 使能SSI0所用GPIO端口假设是PA端口的时钟 HWREG(SYSCTL_RCGCGPIO) | SYSCTL_RCGCGPIO_R0; // 等待外设时钟稳定通常插入少量延时或检查PR寄存器 __asm( NOP); __asm( NOP);配置GPIO复用功能// 假设SSI0使用PA2(CLK), PA3(Fss), PA4(Rx), PA5(Tx) // 1. 解锁GPIOA如果芯片需要 // HWREG(GPIO_PORTA_BASE GPIO_O_LOCK) GPIO_LOCK_KEY; // HWREG(GPIO_PORTA_BASE GPIO_O_CR) | 0x3C; // 解锁PA2-PA5 // 2. 设置引脚为数字功能 HWREG(GPIO_PORTA_BASE GPIO_O_DEN) | 0x3C; // 3. 设置引脚为备用功能 HWREG(GPIO_PORTA_BASE GPIO_O_AFSEL) | 0x3C; // 4. 配置引脚复用控制映射到SSI0功能具体数值查数据手册表 HWREG(GPIO_PORTA_BASE GPIO_O_PCTL) (HWREG(GPIO_PORTA_BASE GPIO_O_PCTL) ~0x00FFFF00) | (GPIO_PCTL_PA2_SSI0CLK | GPIO_PCTL_PA3_SSI0Fss | GPIO_PCTL_PA4_SSI0Rx | GPIO_PCTL_PA5_SSI0Tx);配置QSSI模块// 0. 确保SSI未使能SSE0 HWREG(SSI0_BASE SSI_O_CR1) 0; // 1. 选择主模式 HWREG(SSI0_BASE SSI_O_CR1) 0x00000000; // 2. 配置时钟分频器 // SSIClk SysClk / (CPSDVSR * (1 SCR)) // 目标 1MHz 20MHz / (CPSDVSR * (1SCR)) // 取 CPSDVSR 2, 则 (1SCR) 10, SCR9 HWREG(SSI0_BASE SSI_O_CPSR) 0x02; // CPSDVSR 2 // 3. 配置SSICR0数据格式、帧格式、时钟参数 // DSS0x7 (8-bit data), SPO0, SPH0, FRF0 (Freescale SPI), SCR9 uint32_t cr0_value (0x7 0) | // DSS 8-bit (0x0 4) | // SPO 0 (0x0 5) | // SPH 0 (0x0 6) | // FRF Freescale SPI (0x9 8); // SCR 9 HWREG(SSI0_BASE SSI_O_CR0) cr0_value; // 4. 可选配置DMA、中断等 // 例如使能接收FIFO超时中断 // HWREG(SSI0_BASE SSI_O_IM) | SSI_IM_RTIM; // 5. 使能SSI模块 HWREG(SSI0_BASE SSI_O_CR1) | SSI_CR1_SSE;7.2 高级模式配置示例假设我们要先以Advanced SSI模式发送2字节再以Bi-SSI模式发送2字节。// 前提已完成上述基础初始化并已使能SSE // 1. 配置为Advanced SSI模式并设置FSSHLDFRM1帧保持 uint32_t cr1_value HWREG(SSI0_BASE SSI_O_CR1); cr1_value ~(SSI_CR1_MODE_M | SSI_CR1_FSSHLDFRM); // 清除模式位和帧保持位 cr1_value | (0x3 SSI_CR1_MODE_S); // MODE 0x3 (Advanced SSI) cr1_value | SSI_CR1_FSSHLDFRM; // FSSHLDFRM 1 HWREG(SSI0_BASE SSI_O_CR1) cr1_value; // 2. 确保DSS设置为8位Bi/Quad/Advanced模式要求 uint32_t cr0_value HWREG(SSI0_BASE SSI_O_CR0); cr0_value ~SSI_CR0_DSS_M; cr0_value | (0x7 SSI_CR0_DSS_S); // DSS 8-bit HWREG(SSI0_BASE SSI_O_CR0) cr0_value; // 3. 准备数据并写入TX FIFO // 第一个数据Advanced模式数据0xAA非帧结束 uint16_t tx_data1 (0x3 13) | (0x0 12) | 0xAA; // MODE3, EOM0 // 第二个数据Advanced模式数据0xBB非帧结束 uint16_t tx_data2 (0x3 13) | (0x0 12) | 0xBB; // 第三个数据Bi-SSI模式数据0xCC非帧结束 uint16_t tx_data3 (0x1 13) | (0x0 12) | 0xCC; // MODE1 (Bi-SSI) // 第四个数据Bi-SSI模式数据0xDD帧结束 uint16_t tx_data4 (0x1 13) | (0x1 12) | 0xDD; // EOM1 // 等待TX FIFO非满然后写入数据 while((HWREG(SSI0_BASE SSI_O_SR) SSI_SR_TNF) 0); // 等待TX FIFO不满 HWREG(SSI0_BASE SSI_O_DR) tx_data1; while((HWREG(SSI0_BASE SSI_O_SR) SSI_SR_TNF) 0); HWREG(SSI0_BASE SSI_O_DR) tx_data2; while((HWREG(SSI0_BASE SSI_O_SR) SSI_SR_TNF) 0); HWREG(SSI0_BASE SSI_O_DR) tx_data3; while((HWREG(SSI0_BASE SSI_O_SR) SSI_SR_TNF) 0); HWREG(SSI0_BASE SSI_O_DR) tx_data4; // 4. 等待传输完成TX FIFO空且总线空闲 while((HWREG(SSI0_BASE SSI_O_SR) SSI_SR_BSY) ! 0);8. 常见问题排查与调试技巧在实际项目中QSSI/SPI通信问题五花八门。以下是我总结的一些常见问题及排查思路完全无通信时钟或数据线无波形检查时钟确认RCGCSSI和RCGCGPIO已使能系统时钟是否正常。检查GPIO配置这是最易出错的一步。确认AFSEL备用功能选择、PCTL引脚控制、DEN数字使能已正确配置。用万用表或示波器检查引脚电压。检查主从模式确认主设备MS0从设备MS1。检查SSE位最后是否已使能SSI块SSE1能发送不能接收检查“哑写”在主模式接收前是否向SSIDR写了数据以启动时钟检查时钟极性/相位主从设备的SPO和SPH设置是否完全一致用逻辑分析仪对照波形图。检查从设备从设备是否已正确上电、配置并处于可响应状态片选信号Fss是否有效数据错位或错误检查数据大小主从设备设置的DSS数据位宽是否一致例如一边设8位另一边设16位必然错乱。检查字节序SPI通常是MSB先行但极少数设备可能是LSB先行。检查SSICR0的SPH和SPO以及从设备手册。检查FIFO状态是否发生了溢出或下溢查询SSISR寄存器的RFF接收FIFO满、RNE接收FIFO非空、TNF发送FIFO非满等位。电气问题长距离通信时考虑信号完整性是否需要串联电阻或使用差分SPI使用高级模式Bi/Quad时通信异常检查DSS是否已设置为8位DSS0x7这是强制要求。检查SPO/SPH是否已设置为SPO0, SPH0这是强制要求。检查GPIOSSInXDAT2和SSInXDAT3引脚是否已正确配置为QSSI功能检查模式切换是否在单次事务中非法切换了模式如Bi直接切Quad确保按手册允许的序列操作。DMA传输不工作或数据丢失检查DMA使能SSIDMACTL中的TXDMAE或RXDMAE是否已置位检查DMA通道配置源地址、目标地址、传输大小、仲裁大小等是否正确DMA通道是否已使能检查中断如果使用DMA完成中断是否正确清除了中断标志特别是TX DMA完成中断需要先清除TXDMAE。注意性能警告在Bi/Quad高速模式下注意DMA可能引入的等待状态。调试利器——逻辑分析仪一个支持SPI协议解码的逻辑分析仪如Saleae是调试此类问题的神器。它能直观地显示Clk、Fss、Data线上的波形并自动解码出十六进制数据让你一眼就能看出时序是否正确、数据是否匹配极大提升调试效率。