本篇博客将为你一次性讲透——低速电路和高速电路的设计到底有什么本质区别如何区分低速信号与高速信号二者分别需要关注哪些不同的问题一、区分低速信号与高速信号先抛结论区分低速和高速信号的决定性因素是信号的上升/下降时间而不是时钟频率。很多硬件新手都有一个直觉误区觉得 “时钟频率高的就是高速电路频率低的就是低速电路”。有人说 10MHz 以上算高速有人把阈值划到 100MHz。事实上高速与低速的本质分界从来不是时钟频率的数值而是信号是否表现出 “传输线效应”。一个边沿极陡的 1kHz 脉冲可能比边沿平缓的 100MHz 时钟更符合 “高速信号” 的特征。要区分二者首先要理解一个核心概念集总参数电路 vs 分布参数电路。1. 低速电路 集总参数电路在低速场景下信号的上升 / 下降时间很长信号在走线上的传输延迟远小于信号边沿时间。此时同一根导线上任意位置的电压、电流近似处处相等电路特性可以用 “集总” 的电阻、电容、电感来描述我们不需要考虑信号在空间上的传播过程。简单说低速电路里导线只是 “连通” 的作用信号传过去 “几乎不花时间”。2. 高速电路 分布参数电路当信号边沿足够陡、走线足够长时信号的传输延迟无法被忽略信号沿走线传播时走线不同位置的电压、电流并不相同。此时导线不再是理想连线而是具有分布电阻、分布电容、分布电感的传输线会产生反射、串扰、阻抗变化等效应。简单说高速电路里导线本身就是电路的一部分信号的传播过程会直接影响功能。3. 打破误区高频≠高速低频≠低速一个 1MHz 的方波如果上升沿只有 1ns走线超过 3cm 就会出现明显的传输线效应它就是高速信号 一个 100MHz 的时钟如果上升沿被刻意放缓到 10ns走线只有几厘米它依然可以按低速思路设计。4. 如何判断信号是高速还是低速1. 核心判断公式1/6 准则当走线长度超过 “信号上升沿对应空间长度” 的 1/6 时传输线效应就会明显显现必须按高速电路设计反之可按低速集总参数处理。具体计算步骤举两个直观例子2. 常见信号的经验归类日常设计中我们也可以结合信号类型做快速判断典型低速信号I2C、低速 SPI、UART、普通 GPIO、按键、LED、低频模拟采集、继电器控制信号等典型高速信号DDR/LPDDR 内存接口、PCIe、USB3.0 及以上、千兆 / 万兆以太网、Serdes、高速 ADC/DAC 时钟、MIPI、HDMI/DP 等视频接口。3. 两个容易踩坑的误区误区 1只看时钟频率忽略边沿速率。很多工业脉冲信号、开关电源驱动信号频率很低但边沿极陡一样会带来严重的 EMI 和反射问题误区 2模拟信号没有高低速之分。模拟信号的 “高速” 对应带宽高速模拟信号如射频前端、高速 ADC 模拟输入同样需要考虑阻抗匹配、寄生参数和传输线效应设计逻辑与数字高速有共通之处。二、二者分别需要关注哪些不同的问题从低速到高速硬件设计的关注点会发生本质变化低速重 “功能能不能实现”高速重 “信号能不能可靠传输”。1. 信号完整性从 “连通就行” 到 “质量可控”这是二者最核心的区别。低速电路几乎不用专门考虑信号完整性。只要走线连通、没有短路开路信号就能正常传输反射、过冲、串扰的影响微乎其微完全在器件容忍范围内。高速电路信号完整性是第一要务。阻抗不连续会导致反射出现过冲、欠冲、振铃轻则影响时序重则导致逻辑误判相邻走线的串扰会引入噪声降低信噪比。设计时必须做阻抗控制、端接匹配、串扰抑制、过孔优化等处理。2. 电源完整性从 “有电就行” 到 “噪声可控”电源系统的设计难度随速率提升呈指数级上升。低速电路器件开关速度慢电流变化率di/dt小电源噪声主要来自电源芯片的纹波。通常只需要几颗电解电容 陶瓷电容就能满足电源要求地弹、电源塌陷问题几乎可以忽略。高速电路器件纳秒级的边沿翻转会带来极大的瞬时电流变化极易引发地弹Ground Bounce、电源塌陷和高频噪声。设计需要完整的电源 / 地平面、多层级去耦电容组合还要控制电源分配网络PDN的阻抗保证全频段内电源噪声在允许范围内。3. EMC/EMI从 “接地就行” 到 “辐射可控”信号边沿越陡高频谐波越丰富EMI 风险越高。低速电路信号边沿平缓高频谐波分量少辐射强度低。通常只要做好基本接地、滤波就能满足 EMC 要求不用对走线做特殊约束。高速电路快速跳变的信号含有大量高频谐波走线相当于发射天线很容易导致辐射超标。设计时需要遵守 3W 规则、20H 规则保证回流路径连续避免走线跨分割必要时还要做屏蔽、端接来抑制辐射。4. PCB 布线从 “随便走” 到 “规则严格”布线是高低速设计差异最直观的体现。低速电路布线自由度极高。线宽线距只要满足载流和加工极限即可不用控制阻抗走线可以随意绕线跨电源分割也影响不大过孔数量基本不受限。高速电路布线有严格的物理规则。需要控制特征阻抗单端 50Ω、差分 90Ω/100Ω 等差分信号要求等长、等距、同层高速走线严禁跨电源地分割过孔要尽量少并优化 stub 长度关键信号还要做等长处理来满足时序要求。5. 时序设计从 “裕量充足” 到 “精确收敛”时序裕量随速率提升急剧压缩。低速电路走线延迟远小于信号周期和器件的建立 / 保持时间时序裕量非常大。工程师基本不用计算走线延迟只要原理图逻辑正确时序自然满足。高速电路走线延迟在信号周期中占比很高时钟偏移、数据走线延迟差会直接吃掉时序裕量。设计时需要精确计算每根走线的长度通过绕线等长来控制延迟差最终保证建立时间、保持时间都满足器件要求即时序收敛。6. 设计流程从 “画完就投板” 到 “仿真先行”试错成本的差异决定了设计流程的不同。低速电路改版成本低很多时候依靠工程师经验就能完成设计画完原理图和 PCB 直接投板有问题回来改就行仿真不是必需环节。高速电路一次流板成本高、周期长靠经验踩坑完全不可行。正式投板前必须做 SI信号完整性、PI电源完整性仿真验证阻抗、反射、串扰、电源噪声等指标仿真通过后再投产。三、总结说到底低速电路与高速电路设计的所有差异根源都在于集总参数与分布参数的物理分界而量化这个分界的核心标尺就是1/6 准则。参考《高速电路实践》王剑宇 苏 颖 著DeepSeek - 探索未至之境
