概念分频器的性能一般用四个参数来规定:(1)分频比(2)最大允许输入频率fmax(3)功耗(4)最小允许输入电压摆幅(也叫“灵敏度”)。虽然分频器的相位噪声也很重要但在大多数情况下它可以忽略不计。把一般分频器的输入灵敏度画成输入频率的函数。我们期望更高的频率需要更大的输入波动。其中灵敏度Vp是输入频率的函数。该图上的每个点代表一个fmax对应于某一输入摆幅。当f f1时无论摆幅有多大电路都会失效。当输入为零时一些分频环可以作为振荡器表现出如右图的行为。在这种情况下电路在fosc处振荡输入幅度为零。大多数分压器在轨对轨输入波动时运行如果这些波动下降超过10%就会接近故障。在某些情况下即使频率远低于f1也会发生故障。必须区分两种类型的故障“静态”或“动态”。前者即使在低频时也会发生表明电压波动不足、跨导或直流电压增益不足。后者是由阶段的有限延迟引起的。因此在高速下发生故障的分频器必须首先在较低频率下进行测试以确保适当的静态条件。例如针对输入频率为10ghz的分频器首先在几GHz测试以检查其静态行为。如果输入边缘不够锐利分频器也可能在非常低的频率下失效。此外必须仔细设计压控振荡器和分压器之间的接口。假设LC振荡器的振荡摆幅只有0.5Vpp(为了降低闪烁噪声)如何驱动需要轨对轨摆动的分频器VX和VY在半个周期内低于零。也就是说即使他们的波动高达1vpp也不能直接驱动分频器(幅度为-VDD/2-VDD/2需要将波动改成0-VDD才能驱动分频器)。可以在VCO和分压器之间插入电容耦合、自偏置逆变器。由于其电压增益逆变器提供轨道到轨道的摆动。耦合电容的选择大约是逆变器输入电容的5到10倍反馈电阻必须远大于逆变器的输出电阻此外该网络的高通角频率必须选择远低于最小输入频率。当频率较大时自偏置逆变器的小信号输入电阻近似等于1/(gmN gmP)。这个电阻在一定程度上降低了振荡器Q。该电路一个问题是电源噪声:该噪声会调制逆变器的延迟从而在振荡器信号中增加相位噪声。出于这个原因逆变器(和VCO)通常由片上低噪声稳压器(例如LDO)提供。锁存器类型感兴趣的是最大速度、功耗和时钟晶体管数量(以及输入端呈现的负载)等参数。静态D锁存器一些分频器必须在低频可靠地工作。对于低于100 MHz的操作我们更喜欢静态锁存器因为它们不容易由于晶体管的亚阈值和结漏而发生故障。至于上限静态锁存器在当今的CMOS技术中可以达到5到10 GHz的速度。当CK高时Din被传输当CK低时它的值被存储。单端拓扑结构由8个晶体管组成每个时钟相位各有2个晶体管。注意当电路从感测模式切换到锁存模式时时钟转换时间必须足够短以最小化Din和DF之间的冲突。互补输入D锁存器具有互补数据输入和输出的D锁存器。CK变高时M1或M2导通覆盖之前由两个逆变器保持的状态。当CK变低时新状态无限期保留。采用七个晶体管只有一个时钟器件这种拓扑结构往往比上一个锁存器的更有效。然而设计需要适当的器件比例。如右图为了使输入数据覆盖之前的状态MCK和M1(或M2)的串联组合必须足够强以克服其中一个逆变器的PMOS晶体管。即使在SF角的过程中也必须满足这个条件。因此我们选择M1,2和MCK至少与PMOS器件一样宽。实现“与”功能的锁存器在一侧插入一个NMOS NAND分支在另一侧插入一个NMOS NOR分支。请注意与分支使左侧更弱除非它包含更宽的晶体管。上面的拓扑中状态通过两个背靠背的逆变器或背靠背的“逆变放大器”来存储。这是静态锁存器的一个特征:当时钟器件失活时该状态由通往地或VDD的低阻抗路径保持。CML第三个静态锁存器结合了电流转向和非轨对轨输入和输出摆动。这种结构被称为“电流模式逻辑”(CML)拓扑它吸收静态功率仅在非常高的频率下使用。在感测模式下CK高M5导通M6关断电路简化为图(b)。因此输入被M1和M2放大并在节点X和Y上留下印象。接下来CK变低M5关断M6导通再生对M3-M4继承、放大并存储差分电压VX−VY[图(c)]。将这一对及其负载电阻视为两个背靠背反相(共源)放大器。如果晶体管完全开关则单端电压摆幅RDISS。CML电路的速度优势源于两个特性:(a)使用适度的电压波动例如ISSRD≈300-400 mV因此转换可以更快地发生;(b)在数据和时钟路径中仅使用NMOS器件。然而静态功率损失限制了它们的使用只有在其他宽带分频器拓扑失败的情况下。τreg RDCD/(gm3,4RD−1)为再生时间常数。指数增长是由正反馈引起的更根本的是由电路在右半平面的极点引起的。如图(e)所示VXY遵循下式直到电路进入大信号状态一个晶体管的跨导下降尾电流完全转向一侧。只有当τreg 0即当gm3,4RD 1时指数放大才会发生。单端电压摆幅IDRD通常选择在300至400 mV左右。然而M1-M2和M3-M4对叠加在M5-M6对之上使得CML锁存器无法低压工作。作为补救措施我们移除尾部电流源并通过电流反射镜布置使时钟晶体管偏置。偏置电流由IREF定义耦合电容器将M5和M6的栅极偏置与CK共模电平隔离开来。电阻器和电容值足够大可以产生远低于时钟频率的高通角频率。可以选择C1和C2的值为M5和M6栅极处电容的5到10倍以便尽量减少时钟波动的衰减。但是如果时钟摆动是轨道到轨道的我们可以允许一些衰减例如对达到A和B的振幅进行2或3倍的衰减因为M5和M6可以以适度的摆动工作。事实上避免A和B的轨对轨振荡是可取的这样M5和M6就可以在饱和状态下工作而电路对M1和M2保持一定的共模抑制。为了理解这一点假设VA上升到VDD从而驱动M5进入深三极管区域。然后流过M1和M2的电流对其栅极处的CM电平有很强的依赖性。在这种情况下电路(通过数据路径)的CM增益可能超过1在锁存器级联中引起显著的CM误差。由于其有限的输入波动CML锁存器不能轻易地使用NAND门。互补输入D锁存器所示的NAND原理在这里失败了因为只有适度的输入波动才能关闭M1和M±1。下图显示了一个包含适当NAND操作的CML锁存器其中只有当A和B在感测模式下都高时VX才会低。该电路需要对B输入进行直流电平移以确保M1和M2不进入三极管区域。这种结构在低压设计中很少使用。CML锁存器可以包含OR门如图所示其中M1和M1可以在X处施加低电平在Y处施加高电平。在这种情况下M2简单地由恒定偏置电压Vb驱动该恒定偏置电压A和B的共模电平。输入的单端特性使得该电路的鲁棒性比全差分CML拓扑略低需要密切关注输入。具体而言A和B电压摆动以及M1和M1的宽度必须足够大以确保尾电流的完全转向。此外如图右图所示R1和I1以生成Vb以跟踪A和B的CM水平。例如如果前级的平均尾电流为ISS负载电阻为RD则其输出CM电平等于VDD−RDISS/2要R1I1RDISS/2。CML电路消耗静态功率只有当所需的速度太高以至于其他拓扑无法满足时才应使用。在本节研究的三个静态锁存器中前两个不消耗静态功率但速度有限而CML拓扑可以在非常高的频率下运行并消耗高功率。另一方面动态锁存器通常比前两种拓扑运行得更快。动态在动态锁存器中状态存储在器件电容上而不是通过背靠背的放大级。这种锁存器比静态锁存器包含更少的晶体管并且通常提供更有利的速度-功率权衡。但是由于器件泄漏如果时钟频率不够高它们可能会失去其状态。也就是说动态锁存器对工作频率施加了一个下限。Clocked CMOS时钟CMOS”(c2mos)动态锁存器。当CK高时该电路充当逆变器感应输入。当CK变低时P和N支路被禁用状态存储在输出电容上。与前一节研究的静态结构相比这一阶段只需要四个晶体管没有正常工作所需的电流率。使用构建二分频器这个分压器能跑多快?对于给定的输入频率fin我们要求环路支持频率为fin/2的波形。如果粗略地将电路视为三个逆变器是一个环形振荡器可以估计最大输出频率约为1/(6TD)其中TD表示各级的平均延迟。我们认为电路的自振荡频率为1/(6TD)。此时fin≈2/(6TD) 1/(3TD)逆变器内的时钟晶体管增加了它们的延迟。我们甚至可以说这个电路是一个对输入时钟“注入锁定”的三级环形振荡器。注意这个÷2电路不提供正交输出。c2mos锁存器的主要缺点是它们在时钟转换期间的“透明性”。为了理解这一点考虑图中具有真实时钟波形的主从FF。当CK上升到将从机置于存储模式而将主机置于感知模式时这两个阶段在一段时间内变得透明。因此D可以改变B从而改变Q。存储在Q处的寄生电容上如果D的新值与Q不一致则由于这种“馈通”输出状态会大幅降低。作为保守措施两个锁存器应该由不重叠的时钟相位驱动:即两个不重叠的时钟及其互补。但对于分频器实现快速时钟转换就足够了。True单相时钟避免使用互补时钟真单相时钟电路比c2mos表现出更高的速度和更低的功耗。含非与门不想写了。。。。。。
