参数名当前值类型/作用说明调整后影响INTERFACE_TYPETRANSMIT接口方向设置 IP 为发送模式 TX把 FPGA 内部数据输出到外部如果改成 RECEIVE则变成接收模式端口/内部逻辑用途会变IO_TYPELVDSIO 类型输出接口类型是 LVDS如果改成其他 IO 类型会影响输出 buffer/IO 原语选择BUS_WIDTH17数据位宽数据总线宽度为 17bit对应 data_i[16:0] 和 data_o[16:0]改大/改小会改变输出数据路数和资源DATA_PATH_DELAYBYPASS数据路径延迟数据输出路径不插入额外延迟单元改成非 BYPASS/DYNAMIC 后数据路径可能加入可调延迟DATA_DELAY_ADJUSTMENTDEFAULT延迟调整模式使用默认延迟调整方式改成用户自定义后可以配合 fine/coarse delay 调整数据相位D_FINE_DEL_INPUT0细延迟输入使能当前没有启用外部 fine delay 输入启用后可能需要额外端口/控制逻辑DATA_FINE_DELAY_VALUE0细延迟值当前细延迟为 0增大后 data_o 相对 clk_o 会产生细微延后DATA_COARSE_DELAY_VALUE0NS粗延迟值当前粗延迟为 0ns增大后 data_o 相对 clk_o 会明显延后TRISTATE_EN0三态功能使能不启用输出三态控制如果设为 1输出可通过 outen_n_i 控制高阻CLKINV_EN0时钟反相使能不反相输出/接收相关时钟如果设为 1可能改变时钟相位CLK_FREQ100时钟频率配置 sclk_i 频率为 100MHz影响 IP 约束/延迟计算/时序分析
