1. PHAROS框架概述实时安全关键系统的异构加速器设计革命在自动驾驶和工业控制等安全关键领域计算系统面临着前所未有的实时性挑战。传统CPU架构难以满足这些场景下严格的响应时间要求而异构加速器Heterogeneous Accelerators, HAs通过专用硬件单元并行处理特定计算任务成为解决这一难题的关键技术。PHAROS框架应运而生它从根本上重新定义了实时系统中HAs的设计范式。PHAROS的核心创新在于将现代实时调度理论与硬件加速器设计深度整合。与主流DSE设计空间探索方法不同PHAROS不是简单追求吞吐量或延迟优化而是确保系统在软实时SRT场景下的可调度性——即所有任务都能在有限时间内完成。这种设计理念的转变带来了三个关键技术突破实时感知的DSE引擎通过将加速器利用率作为优化目标PHAROS的DSE过程严格遵循实时理论中的可调度性约束每个加速器利用率≤1。这种设计使得系统在任务周期缩短时仍能保持稳定。硬件级预emption机制框架创新性地在数据流加速器中实现基于tile的细粒度任务抢占。如图3所示高优先级任务到达时当前tile执行完成后立即保存上下文这种设计将预emption开销控制在可分析的范围内典型值1μs。动态调度架构PHAROS支持FIFO和EDF两种调度策略通过分布式调度器实现低开销25字节/任务的任务管理。特别地其EDF调度器在Versal VCK5000平台上实测排序延迟低于1μs。这种架构特别适合处理像PointNet和Transformer这样的现代AI工作负载。实验数据显示在PointNet与BERT-B组合的任务集中PHAROS发现的可行配置数量是传统吞吐量导向DSE的3.76倍49 vs 13同时将最大利用率降低了6.2%。这些改进直接转化为系统安全余量的提升——在自动驾驶场景中意味着车辆最高安全时速可相应提高。2. 硬件架构设计与实时任务建模2.1 异构加速器的流水线架构PHAROS的硬件架构采用模块化设计理念如图2所示整个系统由多个独立的数据流加速器Acc1...Accn组成链式流水线。每个加速器包含三个关键子系统计算子系统采用输出固定的数据流output-stationary架构减少DDR访问可配置的PE阵列典型配置16×16×16双缓冲机制实现计算与数据传输重叠存储子系统片上缓存采用统一地址空间管理通过专用DMA引擎实现带宽共享AXI协议中间数据自动复用缓冲区节省30%内存占用控制子系统分布式调度器设计每加速器独立配置表存储层参数M,K,N等矩阵维度进度表实时记录任务状态这种架构在Versal VCK5000平台上实测可实现0.23ms的PointNet推理延迟同时满足实时性要求。关键在于其独特的任务模型2.2 实时任务的形式化建模PHAROS采用严格的理论基础对任务系统建模。每个任务τ_i定义为三元组(e_i,p_i,d_i)e_i最坏执行时间WCETp_i任务周期或最小到达间隔d_i截止时间默认d_ip_i任务被分解为M个段τ_i^1...τ_i^M对应M个加速器。关键约束是流水线拓扑要求层l_i,j只能映射到加速器acc_k当且仅当其所有前驱层都已在前序加速器完成。这保证了理论[5]中的可调度性条件u_k Σ(e_i^k/p_i) ≤ 1, ∀k∈[1,M]2.3 预emption机制实现细节PHAROS的预emption实现突破了传统数据流加速器的限制图3。其创新点包括基于tile的抢占点只在tile边界处检查抢占请求平衡响应性和开销上下文保存方案部分结果写回DDR指定地址循环计数器存入进度表输入/输出缓冲区状态保存恢复机制根据进度表重载数据从断点tile继续执行实测显示这种设计在VCK5000平台上的预emption延迟分解为计算当前tile0.4μs存储上下文0.3μs加载上下文0.3μs 总开销控制在1μs以内满足实时系统要求。3. 设计空间探索方法与优化3.1 SRT导向的DSE框架PHAROS的DSE流程图4包含三个创新阶段资源分配阶段平台资源向量R(R_1,R_2,R_3,R_4)对应AIE数量片上存储容量片上带宽DDR带宽划分约束Σr_k^i R_i且r_k^i0层映射阶段采用连续层分配策略映射变量m_k^i表示acc_k上运行的层数约束Σm_k^i L_i总层数加速器参数搜索关键参数PE阵列维度(A_k,B_k,C_k)Tile尺寸(X_k,Y_k,Z_k)目标函数min(max(u_k))与传统DSE相比PHAROS有两个本质区别优化目标从吞吐量变为最大利用率约束条件增加可调度性要求(u_k≤1)3.2 束搜索(Beam Search)启发式算法面对组合爆炸问题PHAROS提出创新的束搜索算法算法1。其核心思想是渐进式构建每次迭代添加一个新加速器保留剩余资源/任务作为remain_acc剪枝策略立即丢弃u_k1的设计图5B保留u_k≤1的设计继续优化束管理每代保留Top B设计B8时效果最佳图9的实验数据显示当B8时搜索时间仅633秒vs 暴力搜索5274秒找到的设计质量接近最优利用率差距2.3%3.3 硬件效率优化技巧通过分析PointNetResMLP组合的实验数据图7我们总结出以下优化经验非对称任务处理对周期差异大的任务分配更多资源给短周期任务实测可降低max(u_k)达4.6%Tile尺寸调优大tile减少DDR访问但增加抢占延迟推荐比例X_kY_kZ_kA_k/2EDF调度配置任务周期比5:1时优先采用EDF否则选择FIFO避免预emption开销4. 实时性能评估与工程实践4.1 可调度性对比实验图6展示了六种应用组合的测试结果关键发现包括调度策略影响PHAROSEDF比传统TGEDF多发现2.28倍可行设计预emption开销降低10倍得益于流水线约束典型性能提升PointNetDeiT-T49 vs 34个可行配置最大利用率降低6.2%失败案例分析当任务周期比7:1时部分设计出现u_k1解决方案增加加速器数量M或调整层映射4.2 响应时间实测数据图8的响应时间分析揭示EDF优势场景PointTransformer任务执行时间长改善比例81%考虑开销后FIFO优势场景周期相近的轻量级任务节省预emption开销约1μs/job工程建议// 动态调度策略选择伪代码 if (max_period/min_period 5 WCET_ratio 3) use_edf(); else use_fifo();4.3 实际部署经验在VCK5000平台上的部署过程中我们总结了以下实战经验内存管理陷阱错误做法为每个层单独分配DDR空间正确方案中间数据共用缓冲区节省30%内存DMA调优技巧将AXI突发长度设置为256B启用交错访问模式提升带宽利用率15%时序收敛问题关键路径调度器排序逻辑解决方案采用双寄存器流水线5. 局限性与未来方向尽管PHAROS取得了显著成果我们仍观察到以下挑战拓扑约束限制当前不支持层间循环依赖未来计划扩展支持DAG任务模型理论边界利用率约束(u_k≤1)可能保守研究方向更紧的响应时间分析硬件扩展性当前最大支持M4加速器下一代架构目标M8支持跨加速器预emption在实际工程应用中我们建议对Transformer类负载优先测试PointTransformerDeiT组合当层数50时适当增加束宽B到16定期检查进度表溢出建议预留10%余量
