1. 项目概述当SCI遇上光电耦合器在嵌入式开发尤其是工业控制、电力电子或者需要电气隔离的场合我们经常会用到串口UART进行设备间的数据通信。而为了保证系统的安全性和抗干扰能力在串口通信链路中加入光电耦合器Photo Coupler进行电气隔离是一种非常常见且有效的做法。我自己在多个工控和BMS电池管理系统项目里都这么干过。但问题也随之而来。光电耦合器并非理想器件它的内部发光二极管和光敏三极管存在开关延迟而且这个延迟在信号上升沿低电平转高电平和下降沿高电平转低电平时往往是不对称的。这种不对称性会导致通过光耦后的数字信号波形“变钝”——上升沿或下降沿被拉长、变形。对于依赖精确时序进行采样的异步串行通信SCI来说这无疑是个坏消息。接收端如果在位的正中心采样很可能会因为信号尚未稳定到有效的逻辑电平而采样到错误的值轻则产生误码重则通信完全失败。这就是我们常说的“接收裕量”不足的问题。瑞萨电子的RA8D2微控制器其内置的SCI模块提供了一个相当贴心的解决方案。它不仅仅实现了标准的异步串行通信功能更针对这种由光耦引入的信号畸变内置了硬件级的“接收采样时序调整”和“发送时序调整”功能。这意味着我们不需要外挂复杂的逻辑电路或者用软件进行复杂的补偿计算只需要配置几个寄存器就能让硬件自动优化通信时序对抗信号失真从而在物理层极大地提升通信的鲁棒性。这篇文章我就结合RA8D2的用户手册和实际调试经验带你彻底搞懂SCI在异步模式下的完整收发流程并重点剖析如何利用其内置的调整功能来优化光电耦合器通信。无论你是正在评估RA8D2还是已经在使用它并遇到了光耦通信不稳定的问题相信这篇深度解析都能给你带来直接的帮助。2. SCI异步模式核心机制与流程拆解在深入优化之前我们必须先夯实基础理解RA8D2 SCI模块在异步模式下的标准工作流程。手册里的流程图和描述很详细但有些地方对于初次接触的人来说可能有点绕。我会结合代码驱动的思维帮你把整个数据流和状态机理清楚。2.1 发送流程从数据写入到结束中断发送流程的核心是“数据搬运”和“中断驱动”。RA8D2的SCI发送支持FIFO先入先出缓冲区模式这能显著减轻CPU负担。我们以启用FIFO的流程为例进行详解。2.1.1 发送初始化与启动发送始于设置好通信参数波特率、数据位、停止位、校验位并将发送使能位CCR0.TE置1。此时发送器就绪TXDn引脚输出空闲位高电平。关键点在于中断的配置TXI中断 (SCIn_TXI)当发送FIFOTDR中的数据量少于或等于你设定的触发阈值时此中断产生。它本质上是一个“FIFO有空闲可以写入更多数据”的通知。TEI中断 (SCIn_TEI)当整个发送序列包括最后的停止位完全移出移位寄存器TSR后此中断产生。它标志着“一次完整的发送事务结束”。一个常见的策略是在发送一批数据时使能TXI中断在发送最后一个数据包时切换为使能TEI中断以便准确知道发送完成。2.1.2 中断服务程序ISR内的操作要点手册的流程图图38.18是纲领我们需要用代码逻辑来理解它SCIn_TXI中断服务程序核心任务向发送FIFOTDR写入数据。操作检查是否还有数据要发送。如果有就将数据写入TDR寄存器。写入操作会自动清除“发送数据寄存器空”标志TDFE/TDRE取决于是否使用FIFO。关键细节对于9位数据长度需要通过字节访问按顺序写入TDR[15:8]和TDR[7:0]。写入的数据量不能超过FIFO剩余空间16 - 已存储数据数。何时停止当最后一字节数据写入TDR后在退出本次TXI中断前你需要手动将CCR0.TIETXI中断使能清零并将CCR0.TEIETEI中断使能置1。这样硬件在发送完最后一个字节的停止位后就会触发TEI中断而不是TXI中断。SCIn_TEI中断服务程序核心任务处理发送结束可选输出Break信号。操作首先这标志着所有数据已物理发送完毕。如果你需要在通信结束时输出一个Break信号将通信线拉低一段时间此时是设置的好时机。通过配置SPB2IO和SPB2DT寄存器可以控制在TE0时TXDn引脚的状态从而实现Break输出。清理最后将CCR0中的TE、TIE、TEIE全部清零彻底关闭发送器及相关中断。实操心得DMA/DTCM的运用手册中提到数据写入TDR或从RDR读取也可以由DMA或DTC数据传输控制器来完成。这在需要高速、连续、大块数据通信的场景下至关重要。启用DMA后你只需要设置好源/目标地址和传输数量TDRE或RDRF标志会被自动管理无需CPU干预。这不仅能降低CPU负载还能减少中断延迟带来的不确定性对于高波特率通信尤其有用。在初始化时配置好DMA通道并在适当的时候触发能让你的通信效率提升一个数量级。2.2 接收流程数据捕获与错误处理接收流程比发送更复杂因为它需要实时应对外部数据流并妥善处理各种错误。接收也分非FIFO和FIFO模式FIFO模式同样能提升处理效率。2.2.1 接收启动与数据帧解析将CCR0.RE置1使能接收器。如果使用了RTS/CTS流控CTSn_RTSn引脚会输出低电平通知对方“我已准备好接收”。SCI硬件会持续监测RXDn引脚寻找起始位从高到低的跳变。一旦检测到便启动内部时钟进行位同步随后按顺序采样数据位、校验位和停止位完成一帧的接收。2.2.2 接收中断与数据读取SCIn_RXI中断当一帧数据被成功接收并转移至接收数据寄存器RDR时触发。在FIFO模式下则是当FIFO中存储的数据量达到或超过你设定的接收触发阈值时触发。这是你读取有效数据的主要入口。SCIn_ERI中断当发生接收错误时触发。这是保障通信可靠性的安全网。2.2.3 至关重要的错误处理手册中的表38.30和38.31清晰地列出了各种错误组合下标志位和数据的状况这是调试的黄金参考。溢出错误 (Overrun Error, ORER)CPU或DMA来不及读取RDR中的数据新数据又覆盖了旧数据。这是最严重的错误之一因为数据永久丢失了。发生溢出时ORER置1触发ERI中断但出错的数据帧不会被存入RDR。处理时必须先读取RDR即使里面可能是无效旧数据然后再清除ORER标志。在FIFO模式下你需要读取FIFO以腾出空间。帧错误 (Framing Error, FER)在预期的停止位位置检测到了低电平可能是Break信号也可能是噪声。FER置1触发ERI中断但出错的数据会被存入RDR。你的程序需要读取RDR中的数据并检查FER位来判断这一帧是否可信。如果是Break信号可以通过读取RXDn引脚的电平来确认。奇偶校验错误 (Parity Error, PER)计算出的校验位与接收到的校验位不匹配。PER置1触发ERI中断数据同样会存入RDR。你需要决定是丢弃这帧数据还是记录错误并尝试使用。关键注意事项错误标志清零与恢复接收手册反复强调只要任何错误标志ORER,FER,PER为1接收就会停止这是很多新手容易掉进的坑。在ERI中断服务程序中你必须执行完相应的错误处理如读取数据、记录日志后手动将这些错误标志清零通过向CFCLR寄存器对应的位写1。只有全部错误标志清零后接收器才会继续工作。在非FIFO模式下所有错误标志都必须清零在FIFO模式下ORER必须清零而FER和PER可以不为零但数据可能已损坏需软件判断。2.2.4 FIFO模式下的特殊点FIFO模式下的RDR寄存器格式更丰富图38.23。除了数据位RDAT[8:0]它还直接包含了MPB多处理器位、FFERFIFO帧错误、FPERFIFO奇偶错误、ORER、FER、PER以及DR数据就绪等标志位。这意味着你读取RDR一次就能同时获得数据和它的“健康状态报告”非常高效。另外FIFO模式下的SCIn_RXI中断触发时机由FCR.RTRG接收触发值决定。你可以设置为当FIFO中数据达到1、4、8或16个时才触发中断从而减少中断频率提升系统效率。3. 光电耦合器带来的挑战与RA8D2的解决方案理解了标准流程现在我们直面核心问题光电耦合器。光耦的延迟不对称性是破坏通信时序的元凶。3.1 问题根源不对称延迟与接收裕量恶化理想的方法波是陡峭的矩形波。但光耦内部的物理特性导致其输出波形边沿存在上升时间t_r和下降时间t_f且通常t_r ≠ t_f。我们分两种情况讨论下降时间远大于上升时间 (t_f t_r)当信号从高变低时边沿非常缓慢。对于接收端如果仍在位中心采样可能在采样点时低电平尚未稳定建立导致将“0”误判为“1”。如图38.27(a)所示接收波形的高电平被拉长低电平被压缩。上升时间远大于下降时间 (t_r t_f)情况相反信号从低变高很慢。这会导致接收波形的低电平被拉长高电平被压缩。在位中心采样时可能将“1”误判为“0”。这两种情况都直接侵蚀了“接收裕量”——即采样窗口内信号稳定在正确逻辑电平的时间余量。裕量不足抗噪声能力就弱通信误码率飙升。3.2 方案一调整接收采样时序Receiver Sampling Timing AdjustmentRA8D2的解决方案很直观既然你的信号边沿歪了导致位中心不是最佳采样点那我就把采样点挪一挪挪到信号最稳定、最干净的位置去。3.2.1 工作原理与寄存器配置这个功能由CCR4寄存器的两个位域控制CCR4.AJD(Adjustment Direction)调整方向。0: 向后调整采样点延后。1: 向前调整采样点提前。CCR4.AST[2:0](Adjustment Sampling Timing)调整量。单位是基准时钟周期。调整后的采样时刻计算公式为调整后采样时刻 位中心时刻 AJD × (基准时钟周期 × AST[2:0]的值)这里的“基准时钟”是指驱动SCI模块的时钟源经过波特率发生器分频后的时钟每个数据位包含多个基准时钟周期如6、8、16个。AST的可设置范围受限于每个位包含的时钟周期数详见表38.32。例如当每比特为8个时钟周期时AST只能设置为000b到011b即0到3个时钟周期的调整量。如果设置值超出范围调整功能将不生效采样点仍保持在位中心。3.2.2 如何选择调整方向和调整量这是应用的关键需要根据实际波形决定情况A (t_f t_r)如图38.27(a)所示下降沿缓慢导致位开始的低电平建立慢。此时应将采样点向前AJD1移动避开缓慢的下降沿在电平稳定区域采样。情况B (t_r t_f)如图38.27(b)所示上升沿缓慢导致位开始的高电平建立慢。此时应将采样点向后AJD0移动避开缓慢的上升沿。调整量 (AST) 的确定没有固定公式因为它取决于具体光耦的型号、工作电流以及通信波特率。最佳实践是通过实验确定搭建硬件电路使用示波器同时观察MCU的RXDn引脚波形即经过光耦后的波形。编写测试程序循环发送特定的测试码型如0x550xAA它们会产生0101交替的波形便于观察边沿。在示波器上测量位中心到稳定电平区的“安全距离”有多少个纳秒再根据你的基准时钟周期 1 / (波特率 × 每比特时钟数)换算成时钟周期数。将换算后的周期数取整数填入AST并设置正确的AJD。进行长时间、大数据量的通信测试并使用误码率测试仪或软件校验来验证通信的稳定性。可以微调AST值找到误码率最低的点。重要警告手册明确提示如果光耦的上升/下降时间基本对称请不要启用此功能因为不当的调整反而会减少接收裕量把好信号调坏。这个功能是专门为补偿不对称失真而设计的“矫正器”不是“增强器”。3.3 方案二调整发送时序Transmit Timing Adjustment方案一是“改变自己接收方去适应世界”。方案二则是“改变世界发送波形来适应伙伴”。RA8D2作为发送方可以主动调整其TXDn引脚输出波形的边沿时机预先补偿光耦将引入的失真使得通信伙伴接收到的波形尽可能接近理想方波。3.3.1 工作原理与寄存器配置此功能由CCR4寄存器的三个位域控制CCR4.ATEN(Adjust Transmit timing Enable)功能总开关。CCR4.AET(Adjustment Edge selection)选择调整哪个边沿。0: 调整上升沿将上升沿向后推迟。1: 调整下降沿将下降沿向后推迟。CCR4.ATT[2:0](Adjustment Transmit Timing)调整量。单位同样是基准时钟周期。被选中的边沿将被推迟基准时钟周期 × ATT[2:0]这么长时间。从效果上看推迟一个边沿相当于让相反的边沿相对提前了从而改变了波形的占空比。3.3.2 调整策略与实战选择参考图38.31的逻辑情况A (t_f t_r)光耦使下降沿变钝导致伙伴收到的信号低电平变短。此时RA8D2应调整上升沿AET0。推迟上升沿相当于让下降沿相对提前从而延长了输出信号的低电平时间以补偿光耦对下降沿的拉长使伙伴收到的低电平宽度恢复正常。情况B (t_r t_f)光耦使上升沿变钝导致伙伴收到的信号高电平变短。此时RA8D2应调整下降沿AET1。推迟下降沿相当于让上升沿相对提前从而延长了输出信号的高电平时间以补偿光耦对上升沿的拉长。调整量 (ATT) 的确定同样需要实验。目标是让通信伙伴在其位中心采样时能采到最稳定的电平。你需要与伙伴设备的开发者协作或者如果另一端也是你控制的RA8D2则可以对称配置让RA8D2发送测试码型。在通信伙伴的接收引脚即光耦输出之后用示波器观察波形。测量其高电平和低电平的实际宽度计算与理想宽度的偏差。根据偏差和基准时钟周期估算ATT值。例如如果低电平短了2个基准时钟周期那么在情况A下就应设置AET0并尝试ATT010b2个周期来推迟上升沿从而拉长低电平。进行通信测试根据误码率微调。3.3.3 一个关键限制手册图38.33和38.34的 (a-3), (a-4), (b-3), (b-4) 部分指出了一个重要限制当连续发送相同比特值如0→0或1→1时发送时序调整功能不生效。这是因为调整是通过移动边沿实现的而连续相同值之间没有边沿这意味着对于长连“0”或长连“1”的数据此功能无法提供补偿。在设计通信协议时应尽量避免过长的连续相同位或者接受在这种情况下裕量会有所下降。4. 实战配置与代码示例理论讲完了我们来点实际的。下面以RA8D2的SCI9为例配置为115200波特率、8数据位、1停止位、无校验并启用接收采样调整功能假设我们测得需要向前调整2个时钟周期。这里使用瑞萨的FSPFlexible Software Package配置工具和API进行说明这是目前开发RA系列最主流的方式。4.1 基础SCI配置FSP配置器首先在FSP的配置界面如RASC中配置SCI9模块选择g_sci9。模式选择Asynchronous。波特率115200。数据长度8位。停止位1位。奇偶校验None。中断使能RXI,TXI,ERI。根据你的需求选择FIFO阈值。引脚分配TXD9和RXD9。生成代码后FSP会初始化硬件并生成g_sci9控制结构体。4.2 启用接收采样调整功能FSP的GUI可能没有直接提供调整功能的配置项我们需要手动操作寄存器。安全做法是在FSP初始化之后再修改相关寄存器。/* 在SCI初始化函数调用之后开启通信之前添加 */ /* 假设每比特时钟数为16 (CCR2.ABCS0, ABCSE0)需要向前调整2个周期 */ /* 首先确保SCI模块处于停止状态TERE0再配置CCR4 */ R_SCI9-CCR0_b.TE 0; R_SCI9-CCR0_b.RE 0; /* 配置CCR4寄存器启用采样调整方向向前(AJD1)调整量2个周期(AST010b) */ /* 注意直接访问寄存器前请查阅手册确认地址。这里为示例。 */ volatile uint32_t *p_ccr4 (volatile uint32_t *)(R_SCI9-CCR4); *p_ccr4 ~(0x1F); // 清零AJD和AST位域假设位[4:0] *p_ccr4 | (1 4); // 设置AJD1 (向前调整) *p_ccr4 | (2 0); // 设置AST010b (2个周期) /* 重新使能发送和接收 */ R_SCI9-CCR0_b.TE 1; R_SCI9-CCR0_b.RE 1;4.3 发送与接收中断处理示例以下是一个简单的、使用FIFO和中断的收发示例框架// 发送缓冲区索引和长度 volatile uint8_t g_tx_index 0; volatile uint8_t g_tx_length 0; uint8_t g_tx_buffer[128]; // 接收缓冲区 uint8_t g_rx_buffer[256]; volatile uint16_t g_rx_index 0; /* SCI9 TXI 中断服务程序 */ void sci9_txi_isr(void) { /* 如果还有数据要发送 */ if (g_tx_index g_tx_length) { /* 向TDR写入一个数据FIFO模式下会自动管理 */ R_SCI9-TDR g_tx_buffer[g_tx_index]; /* 如果这是最后一个数据 */ if (g_tx_index g_tx_length) { /* 禁用TXI中断使能TEI中断准备接收发送完成通知 */ R_SCI9-CCR0_b.TIE 0; R_SCI9-CCR0_b.TEIE 1; /* 注意这里只是设置了寄存器最后一个数据已在上方写入 */ } } else { /* 不应进入这里如果进入说明逻辑有误安全起见关闭TXI中断 */ R_SCI9-CCR0_b.TIE 0; } } /* SCI9 TEI 中断服务程序 */ void sci9_tei_isr(void) { /* 发送完全结束可以执行后续操作如切换引脚状态、通知任务等 */ // user_send_complete_callback(); /* 清理关闭发送及相关中断 */ R_SCI9-CCR0_b.TE 0; R_SCI9-CCR0_b.TIE 0; R_SCI9-CCR0_b.TEIE 0; /* 如果需要输出Break信号可在此配置SPB2IO/SPB2DT */ // configure_break_signal(); } /* SCI9 RXI 中断服务程序 (FIFO模式) */ void sci9_rxi_isr(void) { uint8_t data; /* 循环读取直到FIFO为空或我们的缓冲区满 */ while ((R_SCI9-FRSR_b.RDF ! 0) (g_rx_index sizeof(g_rx_buffer))) { /* 读取RDR同时获取数据、错误标志等 */ uint16_t rdrs R_SCI9-RDR; // 读取32位RDR的低16位 data (uint8_t)(rdrs 0xFF); // 提取8位数据 /* 检查错误标志位于RDR的高位 */ if ((rdrs (1 12)) ! 0) // 检查PER标志位位12 { // 处理奇偶校验错误记录或丢弃data handle_parity_error(data); } else if ((rdrs (1 11)) ! 0) // 检查FER标志位位11 { // 处理帧错误可能是Break handle_framing_error(data); } else { // 数据有效存入缓冲区 g_rx_buffer[g_rx_index] data; } /* 注意在FIFO模式下读取RDR会自动更新内部指针无需手动清除RDRF */ } /* 如果接收缓冲区快满了可以在此处处理数据或提高流控 */ } /* SCI9 ERI 中断服务程序 */ void sci9_eri_isr(void) { uint8_t csr R_SCI9-CSR; // 读取状态寄存器 if (csr SCI_CSR_ORER_Msk) // 溢出错误 { // 1. 必须读取RDR即使数据可能无效来清除一些状态 volatile uint16_t dummy R_SCI9-RDR; // 读RDR // 2. 处理溢出错误如重置接收状态记录错误计数 handle_overrun_error(); // 3. 清除ORER标志通过写CFCLR寄存器 R_SCI9-CFCLR SCI_CFCLR_ORERC_Msk; } if (csr SCI_CSR_FER_Msk) // 帧错误 { // 帧错误下数据已存入RDR可以在RXI或ERI中读取并检查 // 清除FER标志 R_SCI9-CFCLR SCI_CFCLR_FERC_Msk; } if (csr SCI_CSR_PER_Msk) // 奇偶校验错误 { // 奇偶错误下数据已存入RDR可以在RXI或ERI中读取并检查 // 清除PER标志 R_SCI9-CFCLR SCI_CFCLR_PERC_Msk; } /* 所有错误标志清除后接收自动恢复 */ }4.4 调试与优化技巧示波器是你的最佳朋友优化光电耦合器通信没有示波器几乎寸步难行。必须同时抓取发送端MCU的TXD和接收端光耦输出即对方MCU的RXD的波形对比分析失真情况。从低波特率开始先使用9600或19200这样的低波特率进行调试。低波特率下每个位的时间长边沿失真占整个位的比例相对较小更容易让通信先跑通。确认硬件链路和基础代码无误后再逐步提高波特率并观察何时出现误码。使用交替测试码型0x55(0101 0101) 和0xAA(1010 1010) 能产生最密集的跳变是观察边沿效应和调整功能的理想测试数据。量化评估不要只凭“感觉”通信是否稳定。编写一个简单的测试程序发送已知的伪随机序列如CRC32校验包在接收端进行比对统计误码率BER。通过调整AST或ATT值绘制误码率曲线可以科学地找到最优值。注意电源与地线光电耦合器两侧的电源和地必须完全隔离且各自要有良好的去耦。不干净的电源会引入额外的噪声干扰信号边沿让调整工作事倍功半。5. 常见问题排查与避坑指南在实际项目中即使按照手册配置也可能会遇到各种奇怪的问题。下面我总结了一些常见的坑和排查思路。5.1 通信完全无反应或数据全错检查电平与接线确认TX、RX线是否接反交叉连接。确认双方的电平标准一致如都是3.3V TTL。用万用表或示波器检查通信线是否有信号活动。检查波特率这是最常见的问题。确保发送和接收双方的波特率、数据位、停止位、校验位设置完全一致。哪怕有一个寄存器配置错误通信都无法进行。计算波特率时注意MCU的系统时钟和SCI模块的时钟分频设置。检查中断向量和优先级确认中断服务程序ISR是否正确绑定到了中断向量表。检查中断优先级是否被意外屏蔽或设置过低导致中断无法触发。确认引脚复用功能RA8D2的引脚功能是复用的确保SCI的TXD和RXD功能已正确映射到你所使用的物理引脚上通过操作PmnPFS寄存器或使用FSP配置。5.2 能收到数据但误码率高首要怀疑对象光电耦合器用示波器查看经过光耦后的波形。如果边沿非常缓慢或出现振荡说明光耦的响应速度可能跟不上你的波特率。尝试降低波特率或者更换更高速度的光耦关注其t_PLH,t_PHL参数。启用并调试调整功能按照第3章的方法仔细测量波形确定是t_f t_r还是t_r t_f然后尝试启用接收采样调整或发送时序调整功能。从小调整量开始试起。检查电源噪声在MCU和光耦的电源引脚附近增加0.1uF和10uF的退耦电容。长的通信线容易引入噪声考虑使用双绞线或在接收端添加一个小的滤波电容如20pF到100pF但要注意电容过大会导致边沿更钝。检查地环路虽然使用了光耦隔离但如果隔离两侧的地平面处理不好仍然可能通过空间耦合引入干扰。确保隔离屏障完整信号线不要跨越隔离带形成环路。5.3 中断行为异常如不触发、只触发一次标志位清除问题在中断服务程序ISR中你是否正确清除了中断标志对于SCI中断通常是通过读取特定寄存器如读RDR清除RXI标志或写入特定寄存器如写TDR清除TXI标志来隐式清除的但有些状态标志如错误标志需要显式写入清除寄存器CFCLR。务必查阅手册确认清除方式。FIFO阈值设置在FIFO模式下SCIn_RXI中断的触发取决于FCR.RTRG接收触发值。如果你设置为16那么只有当FIFO存满16个字节才会触发一次中断。确认你的设置符合预期。中断使能位CCR0.RIE/TIE确保在使能接收/发送 (RE/TE) 之前或之后正确打开了中断使能位。同时在NVIC嵌套向量中断控制器中也需要使能对应的SCI通道中断。DMA冲突如果同时启用了DMA和中断需要理清数据流。DTA传输完成可能会自动清除某些标志影响中断触发逻辑。确保中断和DMA的触发条件互不冲突。5.4 发送/接收一段时间后卡死溢出错误 (ORER) 导致接收挂起这是最可能的原因如前所述只要ORER标志为1接收就会停止。如果你的接收处理速度ISR或DMA跟不上数据到达的速度就会发生溢出。检查你的SCIn_RXIISR 执行时间是否过长或者考虑使用DMA、提高FIFO触发阈值来减少中断频率。务必在ERI中断中处理ORER并清除该标志。缓冲区管理错误在中断中操作全局缓冲区时如果索引 (g_rx_index,g_tx_index) 管理不当可能导致数组越界或状态机混乱。确保对共享变量的访问是安全的考虑关中断或使用原子操作。流控未使用或失效在高速通信或处理能力不对称时务必使用硬件流控RTS/CTS。确保双方都正确配置并连接了流控引脚。当接收方FIFO快满时通过拉高CTSn通知发送方暂停可以有效防止溢出。5.5 调整功能 (AST/ATT) 无效或效果相反调整方向 (AJD/AET) 设反这是最直观的错误。如果调整后误码率反而增加首先尝试反转调整方向。调整量 (AST/ATT) 超出范围查阅表38.32和38.33确认你当前的波特率配置下每比特时钟数AST和ATT的允许设置范围。超出范围的设置会被忽略。未在正确时机配置CCR4寄存器可能在SCI模块运行时TE或RE为1时无法写入或者写入无效。最安全的做法是在初始化阶段在使能TE/RE之前配置CCR4。光耦不对称性不明显如果光耦本身的t_r和t_f相差不大调整功能可能收效甚微甚至因引入额外偏移而降低裕量。此时应关闭调整功能。通过系统性地排查以上问题绝大部分SCI通信异常都能被定位和解决。记住嵌入式通信调试逻辑分析仪和示波器是比printf更强大的工具。
