Verilog 里 function 和 task 怎么写？.v 文件里能不能放？

在写 Verilog 的时候function和task是很常用的两个语法点。很多人第一次接触时都会有两个疑问它们到底能不能写在普通的.v文件里function和task该怎么区分什么时候该用哪个这篇就把这两个问题一次说清楚。先说结论function和task都可以写在普通.v文件里但有一个前提它们必须定义在module ... endmodule内部不能写在模块外面。另外function和task的能力不一样function更适合组合逻辑不能有#延时、事件控制、wait这类时序语句而且只能返回一个值。task更灵活可以有多个输入输出甚至可以写时序控制语句但如果里面带了延时和事件控制一般就只能用于仿真 testbench不能综合到 FPGA 里。如果只记一句话可以直接记成这样要综合、只返回一个值优先用function。要多输出、要延时、要仿真激励用task。function的标准写法function的核心特点是输入少、返回单值、写法紧凑。它很适合做一些纯组合计算比如加法、比较、编码转换等。基本模板function [位宽] 函数名; input 信号1; input [N:0] 信号2; reg [M:0] tmp; begin 函数名 逻辑表达式; end endfunction注意这里最关键的一点function的返回值不是靠return而是直接给“函数名”赋值。一个可综合示例下面这个例子演示了一个 8 位加法函数结果返回 9 位module demo_func( input [7:0] a, input [7:0] b, output reg [8:0] sum_out ); function [8:0] add8; input [7:0] x; input [7:0] y; begin add8 x y; end endfunction always * begin sum_out add8(a, b); end endmodule这种写法很常见优点是逻辑集中后续复用也方便。function的几个硬性限制function虽然好用但规则也比较死不能写#10这种延时语句不能写(posedge clk)这种事件控制不能写wait端口只能是input不能有output或inout只能返回一个值不能直接多输出。所以如果你的逻辑里有时序行为或者需要多个输出function就不合适了。task的标准写法相比functiontask更像一个“过程块”。它支持多个输入输出也能写一些时序相关的操作。组合型task如果task里不写延时、不写事件控制它也可以用于可综合的组合逻辑。module demo_task_comb( input [3:0] din, output reg [3:0] add1, output reg [3:0] not_din ); task calc; input [3:0] d; output reg [3:0] o1; output reg [3:0] o2; begin o1 d 1; o2 ~d; end endtask always * begin calc(din, add1, not_din); end endmodule这个例子里task一次返回两个结果这就是它比function灵活的地方。时序型task仿真更常见如果task里面带了、#、wait那它就很适合拿来写 testbench 激励但通常不能综合。module tb_demo; reg clk; reg [3:0] data; task send_data; input [3:0] d; begin (posedge clk); #2; data d; #5; end endtask initial begin clk 0; forever #5 clk ~clk; end initial begin send_data(4d3); send_data(4d7); #100 $finish; end endmodule这种写法在仿真里非常常见尤其是做时序驱动、协议激励、波形观察的时候。task的几个硬性规则task比function宽松但也有边界可以有#延时、事件、wait可以带input、output、inout也支持多个输出没有返回值调用时是一条独立语句如果写了时序语句通常只能用于仿真综合工具会报错。.v文件里到底放哪这个问题其实很简单只要在模块内部.v和.sv都可以定义function/task。合法位置module xxx(端口); function xxx(...); ... endfunction task yyy(...); ... endtask always * begin end initial begin end endmodule非法位置module外面写function/task语法不允许在老 Verilog 里把它们写进always/initial内部也不支持generate里直接定义也不推荐容易踩工具兼容性问题。所以如果你是纯.v工程最稳妥的方式就是在模块头部定义模块内部调用。Verilog 和 SystemVerilog 的区别这里顺手补一句很多人会把.v和.sv混在一起说。如果你用的是SystemVerilog写法会更灵活一些function/task的能力更强可以用logic、void task、return等新语法有些场景还能在过程块里定义。但如果你的工程是传统.v那就老老实实按 Verilog-2001 的写法来兼容性最好。怎么选function还是task可以直接按下面这个思路判断只有一个返回值而且是组合逻辑选function需要多个输出或者要写仿真激励选task需要嵌在表达式里调用选function需要单独作为一条语句执行选task。总结function和task都能写在.v里关键是位置要放对必须在module内部。再往下拆function适合单返回值、纯组合、可综合逻辑task适合多输出、过程控制、仿真激励带延时和事件控制的task基本就是 testbench 专用。如果你平时也经常在 Verilog 里写这两个东西建议把这个规律记住后面看代码会省很多时间。